В заметке ниже описание того, как сделать быстро вызываемую симуляцию в ModelSim из Visual Studio Code для тестбенча самописного IP.
Всё в целом аналогично Visual Studio Code и Icarus Verilog, только без установки Icarus Verilog, поэтому повторяться не вижу смысла.
В качестве тестового проекта будет выступать моё недоделанное IP для HyperRAM — HyperRAM_Controller. Симуляцию будем проводить на тестбенче оттуда же.
В этой статье попробую вкратце показать, как можно настроить Visual Studio Code для написания HDL кода на языках Verilog, SystemVerilog, настроить задачи для компиляции и симуляции работы, а также отображения результатов симуляции в GTKWave.
Написание HDL кода в Visual Studio Code по сравнению с Intel Quartus Prime порядком удобней и можно просто использовать Visual Studio Code как продвинутый редактор кода (если вам не нужна компиляция и симуляция из Icarus Verilog).
Скачиваем Visual Studio Code для вашей ОС, в моём случае я скачал версию для Windows x64, ZIP архив (версия 1.27.1). Распаковываем\устанавливаем и запускаем, нас встречает главное окно редактора (да, да, это не полноценная IDE, как Visual Studio, а именно легкий редактор кода с возможностью кастомизации расширениями практически до уровня IDE) со стартовой страницей:
Произведём минимальные настройки для удобства. Открываем настройки Visual Studio Code:
В строке поиска вводим «theme» и переключаем на более приятную тему для вас (в моём случае это «Default Light+«):
Далее в строке поиска вводим «titleBarStyle» и переключаем параметр Title Bar Style на «custom«:
Этот параметр изменит вид меню и интегрирует само меню в заголовок окна, что экономит место и визуально редактор становится приятнее, пример этого решения в конце абзаца.
И последнее, в строке поиска вводим «minimap» и, собственно, отключаем её отображение:
Миникарта — это вот что:
Справа сверху отображается представление файла в мини-превью, иногда это удобно, иногда это место лучше освободить от этого превью (к примеру, открываете вертикально 2-3 файла, и это превью уже ощутимо кушает место) — тут кому как удобнее. :)
Итак, перезапускаем редактор и видим следующие визуальные изменения:
Далее, чтобы удобно (подсветка, автодополнение) работать с Verilog, SystemVerilog, TCL файлами, нам необходимо установить расширения, поддерживающие эти типы файлов.
Открываем панель расширений (Ctrl+Shift+X):
И в строке поиска вводим «ext:v«, ставим расширение Verilog HDL:
Далее в строке поиска вводим «ext:sv«, ставим расширение SystemVerilog:
Последнее, в строке поиска вводим «ext:tsl«, ставим расширение TSL:
Вот и всё. После перезапуска Visual Studio Code установленные расширения будут активны. Да, ставить именно указанные расширения не обязательно, возможно, расширения от других авторов будут более удобны или с более богатым функционалом — не бойтесь пробовать (и пишите в комментариях, какие расширения Вам больше понравились и чем).
Пример работы расширения:
Теперь нужно установить компилятор\симулятор HDL кода — Icarus Verilog. Скачиваем установщик под Windows (для остальных платформ смотрим Installation Guide), я скачал последнюю версию iverilog-10.1.1-x64.
При установке в целом сложностей не возникает, главное — ставьте полную версию с библиотеками:
И не убирайте галочки добавления путей к GTKWave и в PATH:
Ярлычки в меню Пуск и на рабочий стол я не ставил. Перезагружаем ПК или просто разлогиниваемся и снова заходим под рабочим пользователем — этого должно хватить, чтобы подхватились изменения в системной переменной PATH.
Примечание: у меня установщик никаких правок в PATH не внёс и я не сразу понял, почему не работает. Пришлось вручную внести в пользовательский PATH следующие две строки (Icarus Verilog установлен в C:\Data\iverilog\):
В качестве проекта возьмём counter.v и counter_tb.v из прошлой статьи «Запускаем ModelSim с Quartus Prime и без«, чего будет более чем достаточно.
Приведу их ещё раз. counter.v :
`timescale 1ns/1ns module counter ( input wire reset, input wire clk, input wire [7:0]wdata, input wire wr, output reg [7:0]data ); always @ (posedge clk or posedge reset) if (reset) data <= 8'h00; else if(wr) data <= wdata; else data <= data + 8'h01; endmodule
counter_tb.v :
`timescale 1ns/1ns
`include "counter.v"
module counter_tb();
reg reset, clk, wr;
reg [7:0]wdata;
wire [7:0] data_cnt;
counter DUT(reset, clk, wdata, wr, data_cnt);
always
#10 clk = ~clk;
initial begin
clk = 0;
reset = 0;
wdata = 8'h00;
wr = 1'b0;
#10 reset = 1;
#5 reset = 0;
#50;
end
initial begin
#400 $stop;
end
initial
begin
$dumpfile("out.vcd");
$dumpvars(0,DUT);
end
initial
$monitor($stime,, reset,, clk,,, wdata,, wr,, data_cnt);
endmodule
Итак, открываем корневую папку проекта, в которой и находятся файлы counter.v и counter_tb.v:
Редактор теперь показывает открытую папку TEST и файлы в ней:
Далее необходимо создать задачи компиляции и симуляции проекта (точнее Test Bench). Переходим в меню по пункту Terminal -> Configure Tasks, откроется следующий диалог:
Потом:
Создаём файл .vscode\Tasks.json из шаблона Others (нижний пункт). Собственно, после создания файла он должен открыться в редакторе — копируем туда следующий текст:
{
"version": "2.0.0",
"tasks": [
{
"label": "Compile Verilog File",
"type": "shell",
"command": "cd ${fileDirname} ; iverilog -o ${fileBasename}.vvp ${fileBasename} ; vvp -N ${fileBasename}.vvp"
},
{
"label": "Run GTKWave",
"type": "shell",
"command": "cd ${fileDirname} ; gtkwave out.vcd"
}
]
}
Сохраняем. Это создание двух команд, первая — для компиляции, вторая — для отображения результатов симуляции.
Закрываем редактор, чтобы он подхватил изменения файла .vscode\Tasks.json при следующем запуске.
Примечание: Можно еще хоткеи настроить для задач, но это уже оставлю на вашу любознательность. ;)
Ну а теперь самое простое… Запускаем Visual Studio Code, папка с проектом будет открыта уже в воркспейсе (если не перемещали). Открываем файл counter_tb.v
т. к. это основной файл, с которого будет произведена компиляция и симуляция. Переходим в меню по пункту Terminal -> Run Task…, откроется следующий диалог с ранее объявленными задачами:
Вначале выбираем Compile Verilog File и потом выбираем запуск задачи без сканирования лога выполнения:
Успешно откомпилировано и создан файл для отображения симуляции работы (на идеальных компонентах):
После успешной компиляции аналогичным образом вызываем Run GTKWave для просмотра результатов. Откроется основное окно GTKWave:
Раскрываем слева экземпляр тестбенча и выделяем экземпляр DUT тестируемого модуля counter, внизу появятся его сигналы, просто перетаскиваем их в колонку Signals:
Вот и всё! Надеюсь это будет полезно начинающим. ;)
